Vivado IP核之复数浮点数累加 Floating-point 快速实现多个数据相加 目录 前言 一、Floating-point IP核配置步骤 二、仿真 1.顶层代码 2.仿真代码 三、仿真结果分析 总结 前言 在FPGA中，常常都会设计到浮点数的累加，单纯的两个两个的相加会占用大量的时钟周期

文章目录二、 Divider(除法器)2.1 概述2.2 端口说明2.3 ip核的生成2.4 测试代码2.5 仿真结果2.6 参考资料 二、 Divider(除法器) 2.1 概述    除法器顾名思义，用来做除法运算。 2.2 端口说明 2.3 ip核的生成 （1）在ip catalog里面选择Divders (2)chann